存算一体：打破冯·诺依曼瓶颈的 AI 芯片新范式
建立存算一体的完整知识框架：原理、架构、器件与挑战。
研究方向
沿着"器件物理 → 存算电路 → 智能系统"的完整链路，探索自旋存算一体 AI 加速器的科学问题与工程实现。
Direction 01
存算一体架构
传统冯·诺依曼架构中，"算"与"存"分离，数据在处理器与存储器之间反复搬运， 带来严重的能耗与延迟瓶颈。存算一体（Compute-in-Memory, CIM）直接在存储阵列内部完成计算， 是后摩尔时代突破"内存墙"的关键路径之一。
我的工作聚焦模拟存内计算：利用交叉阵列中器件的电导表示网络权重， 以输入电压激励、基尔霍夫电流定律天然完成矩阵-向量乘法；同时研究数字存算、 近存计算等不同技术路线，面向实际应用场景做架构级对比与取舍。
Direction 02
自旋器件与建模
自旋电子器件以电子自旋而非电荷作为信息载体：非易失、零静态功耗、超快翻转、超高耐久， 且与 CMOS 后道工艺兼容。SOT-MRAM 通过自旋霍尔效应产生纯自旋流写入磁矩， 读写解耦的结构从根本上缓解了传统 STT-MRAM "读扰动"与"耐久性"之间的矛盾。
我从电路设计师的视角出发，与器件团队协作：建立面向宏单元仿真的 紧凑模型，研究热稳定性与写入电流的权衡、 器件间变异（D2D）与周期间变异（C2C）的统计分布，以及多值存储对计算精度的增益。
Direction 03
AI 加速器系统
神经网络推理的本质是大规模矩阵-向量乘法，天然契合存算一体的计算范式。 我从宏单元（Macro）做起：阵列拓扑、行/列驱动、 灵敏放大器、ADC 与写驱动电路，逐步构建完整的加速器系统。
同时关注算法-电路协同设计：量化感知训练、 器件噪声感知训练、网络到阵列的映射与调度优化，让软件栈充分利用硬件的物理特性， 也帮助硬件设计规避算法的盲区。
能效
TOPS/W 量级提升
非易失
深度休眠零保持功耗
耐久
>10¹⁵ 次擦写
兼容
CMOS 后道工艺集成
自旋存算一体芯片的核心吸引力（指标为典型量级，视具体工艺与设计而定）
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